| 2 Ott |
Introduzione (Capitolo 1, sez. 1.1) |
| 7 Ott |
Componenti funzionali (Capitolo 1, sez. 1.2, 1.3) |
| 9, 14 Ott |
Rappresentazioni con numeri binari (Capitolo 1, sez. 1.4, 1.5) |
| 14 Ott |
Interruzioni, breve storia (Capitolo 1, sez. 1.5, 1.6, 1.7) |
| 16, 21 Ott |
Memoria e indirizzamento, notazioni, insiemi di istruzioni (Capitolo 2, sez. 2.1, 2.2, 2.3) |
| 23, 28 Ott |
Modi di indirizzamento, direttive, pila, sottoprogrammi (Capitolo 2, sez. 2.4, 2.5, 2.6, 2.7) |
| 30 Ott, 4 Nov |
Chiamate annidate, passaggio parametri, aree di attivazione (Capitolo 2, sez. 2.7, 2.8) |
| 5 Nov |
Simulatore Assembly ARM Visual |
| 6 Nov |
Scorrimento, CISC, bit di esito, codifica istruzioni (Cap. 2, sez. 2.8, 2.9, 2.10, 2.11, 2.13) |
| 11 Nov |
Dispositivi di I/O, lettura e scrittura, interruzioni (Cap. 3, sez. 3.1, 3.2) |
| 13 Nov |
Interruzioni multiple (Cap. 3, sez. 3.2)
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| 18 Nov |
Hardware del processore (Cap. 5, sez. 5.1)
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| 19 Nov |
Esecuzione istruzioni, banco registri, ALU, percorso dati (Cap. 5, sez. 5.2, 5.3)
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| Nov |
Sezione prelievo istruzioni, generatore indirizzi (Cap. 5, sez. 5.3, 5.4, 5.5)
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| Nov |
Segnali di controllo, controllo cablato, processori CISC (Cap. 5, sez. 5.5, 5.6, 5.7)
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| Dic |
Architettura pipeline, organizzazione, problematiche (Cap. 6, sez. 6.1, 6.2, 6.3, 6.4)
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| Dic |
Architettura pipeline, ritardi di memoria, ritardi nei salti (Cap. 6, sez. 6.4, 6.5, 6.6, 6.7)
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| Dic |
Architettura pipeline, valutazioni prestazioni (Cap. 6, sez. 6.8)
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| Dic |
Processori superscalari (Cap. 6, sez. 6.9, 6.10)
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| Dic |
Sistema di ingresso/uscita (Cap. 7, sez. 7.1, 7.2, 7.3)
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| Gen |
Sistema di memoria (Cap. 8, sez. 8.1, 8.2)
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| Gen |
Gerarchia di memoria, cache (Cap. 8, sez. 8.1, 8.5, 8.6)
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| Gen |
Memoria cache, prestazioni della memoria (Cap. 8, sez. 8.6, 8.7)
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