BUS SINCRONI

Bus Sincroni Animator

Scopo di questa pagina e dell'animazione contenuta è quello di permettere una migliore comprensione (si spera) della sottosezione 3.4.4 del testo Tanembaun "ARCHITETTURA DEI COMPUTER".

(by Pierpaolo Gallo)

N.B.: Questa pagina deve essere utilizzata come supporto per lo studio della sottosezione 3.4.4 del testo, non alternativamente al testo.

Un bus sincrono ha una linea pilotata da un oscillatore. Il segnale su questa linea consiste in un'onda quadrata con frequenza solitamente fra 5MHz e 100MHz. Tutte le attività del bus richiedono un numero intero di questi cicli, chiamati cicli del bus.

Come esempio di come funziona un bus sincrono, consideriamo la temporizzazione rappresentata in fig.1 e le specifiche di alcuni tempi critici riportati nella fig.2. Useremo un clock di 40 MHz che dà al bus un ciclo di 25 nsec.
Nel nostro esempio assumeremo inoltre che per la lettura la memoria richieda 40 nsec dal momento in cui l'indirizzo è stabile. Come vedremo fra poco con questi parametri sono necessari tre cicli di bus per leggere una parola. Si prega di notare (come anche riportato nella fig.1) che nessuno dei fronti ascendenti e discendenti è stato stato disegnato perfettamente verticale, questo perchè nessun segnale elettrico è in grado di cambiare il suo valore in tempo zero. Poichè l'indirizzo non è un valore singolo, come il clock, non siamo in grado di mostrarlo come una linea singola; invece viene rappresentato con due linee che si intersecano quando cambia l'indirizzo. Inoltre, l'ombreggiatura prima dell'incrocio indica che il valore in quel momento non è importante. Utiliziamo lo stesso sistema di ombreggiatura anche per le linee dei dati.


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Fig.1




Fig.2




Animazione di un ciclo di lettura in memoria da parte della CPU.